题目内容
（请给出正确答案）
[单选题]
为了使两输入NAND门的下拉延时tphl与最小尺寸的反相器相同，在PDN串联网络中的NMOS器件必须设计为反相器中的NMOS宽度的()，以使NAND下拉网络的等效电阻与反相器的相同。
A.一倍
B.两倍
C.四倍
D.二分之一
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A.5/3
B.2/3
C.1
D.4/3
A.将关键路径上的晶体管调整至靠近门的输入端
B.调整晶体管尺寸
C.逐级加大晶体管尺寸
D.变换逻辑来减少单个门的输入信号个数
给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。（未知）
给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
（Infineon笔试）
A.输入和输出波形的50%翻转点之间的时间
B.传播延时tp是tpLH(门的输出由低至高翻转的响应时间)和tpHL(输出由高至低翻转的响应时间)这两个时间的平均值
C.通常所说的传播延时是针对门的
D.传播延时只与电路工艺和拓扑连接有关
A.1，1，1，0
B. 0，1，1，1
C. 0，1，0，1
D. 1，0，1，0
A.降低电源电压可以帮助减小系统的内部噪声
B.降低电源电压使反相器对外部噪声源更加敏感
C.降低电源电压的同时会使门的延时减小
D.降低电源电压意味着减小信号摆幅和能耗
