Verilog的基本设计单元是模块。它是由两部分组成，一部分()，一部分描述()，即定义输入是如何影响输出的。

Verilog的基本设计单元是模块。它是由两部分组成，一部分（)，一部分描述（)，即定义输入是如何影响输出的。