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[主观题]

采用D触发器设计一个同步计数器,其计数状态转移图如图3.25（a)所示,画出逻辑电路图.

采用D触发器设计一个同步计数器,其计数状态转移图如图3.25(a)所示,画出逻辑电路图.

采用D触发器设计一个同步计数器,其计数状态转移图如图3.25（a)所示,画出逻辑电路图.采用D触发器

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更多“采用D触发器设计一个同步计数器,其计数状态转移图如图3.25…”相关的问题

第1题

设计一个同步的五进制计数器，必须要用5个触发器。（)

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第2题

设计一个6进制的同步计数器，需要（)个触发器。

A.3

B.4

C.5

D.6

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第3题

用JK触发器设计一个同步六进制加1计数器。

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第4题

如果计数器的计数脉冲不是同时加到所有触发器的计数输入端，而只加到最低位触发器的计数输入端，其他各级触发器则由相邻的低位触发器来触发，这时计数器称为（)。

A.同步计数器

B.异步计数器

C.可逆数器

D.步计数器

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第5题

采用JK触发器设计具有自启动特性的同步模5计数器.已知状态转移过程的编码是110→011→100→001→101→110,请画出计数器的逻辑图.

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第6题

图10.66所示为四位二进制加法计数器,其功能表见表10.16所示.试将两片CT74161采用同步级联方式

及总体反馈归零法设计成一个23进制计数器,要求写出设计过程并画出连接图.

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第7题

用PALl6R4设计一个4位二进制可控计数器.要求在控制信号M₁M₀=11时作加法计数;在M₁M

₀=10时为预置数状态(时钟信号到达时将输入数据D₃、D₂、D₁、D₀并行置人4个触发器中);M₁M₀=01时为保持状态(时钟信号到达时所有的触发器保持状态不变);M₁M₀=00时为复位状态(时钟信号到达时所有的触发器同时被置1).此外,还应给出进位输出信号.PALI6R4的电路图见图P8.5.

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第8题

若要把一个频率为10kHz的矩形波变换成一个1kHz的矩形波，应采用（)。格式：A、十进制计数器B、单稳态触发器C、施密特触发器D、石英晶体多谐振荡器答案：

A、十进制计数器

B、单稳态触发器

C、施密特触发器

D、石英晶体多谐振荡器

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第9题

8253可编程定时器／计数器中，采用二进制计数时，其计数器的最大计数初值应设置为（）

A.65536

B.7FFFH

C.FFFFH

D.0000H

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第10题

试用D触发器设计一同步时序电路，其状态表如表题6.3.7所示。

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