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第4题
用verilog/vhdl写一个fifo控制器（包括空，满，半满信号)。（飞利浦－大唐笔试）
用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
第7题
如果计数器的计数脉冲不是同时加到所有触发器的计数输入端，而只加到最低位触发器的计数输入端，其他各级触发器则由相邻的低位触发器来触发，这时计数器称为（)。
A.同步计数器
B.异步计数器
C.可逆数器
D.步计数器
第9题
已知下降沿有效的边沿JK触发器CP、J、K及异步置1端 、异步置0端的波形如图10.3所示,试画出Q的波形
已知下降沿有效的边沿JK触发器CP、J、K及异步置1端
、异步置0端
的波形如图10.3所示,试画出Q的波形(设Q的初态为0).
