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[主观题]

图5.26所示为一可变进制计数器,其模数受I₄I₃I₂I₁控制.其中,74290已通过将CP≇

图5.26所示为一可变进制计数器,其模数受I₄I₃I₂I₁控制.其中,74290已通过将CP₁与Q₀短接而连成8421BCD码十进制加法计数器的形式,CP₀为外部计数输入端, 图5.26所示为一可变进制计数器,其模数受I4I3I2I1控制.其中,74290已通过将CP≇图5. 为异步置0端,为异步置9端:CC14585为四位数码比较器,A3A2A1A0、B3B2B1B0为两个比较器的并行数据输入端,为扩展输入端,为比较输出端.

(1)分析I₄I₃I₂I₁=0110时,该电路为多少进制计数器,并画出其状态转换图.

(2)简述该可变进制计数器的工作原理.

图5.26所示为一可变进制计数器,其模数受I4I3I2I1控制.其中,74290已通过将CP≇图5.

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更多“图5.26所示为一可变进制计数器,其模数受I4I3I2I1控…”相关的问题

第1题

图10.66所示为四位二进制加法计数器,其功能表见表10.16所示.试将两片CT74161采用同步级联方式

及总体反馈归零法设计成一个23进制计数器,要求写出设计过程并画出连接图.

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第2题

图5.28(a)所示电路为同步十进制加法计数器74160和3-8译码器74138组成的电路,74138输出低电平

图5.28（a)所示电路为同步十进制加法计数器74160和3-8译码器74138组成的电路,74138输出低电平

有效,使能端处于有效状态.

(1)74160构成多少进制计数器.

(2)假定74160初始状态Q₃Q₂Q₁Q₀=0000,试对应图5.28(b)的CP脉冲图画出Q₃、Q₂、Q₁、Q₀和Y的输出波形.

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第3题

试分析图4所示的计数器在M=1和M=0时各为几进制。同步十进制加法计数器74160的功能表如表1所示。

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第4题

分析图10.95(a)所示电路.(1)画出CT74161(4位二进制加法计数器)Q₃Q₂Q₁Q₀的状态

分析图10.95（a)所示电路.（1)画出CT74161（4位二进制加法计数器)Q₃Q₂Q₁Q₀的状态

转换图.假设Q₃Q₂Q₁Q₀的初始状态均为0,说明CT74161构成几进制计数器.

(2)说明C174138电路实现的功能.

(3)写出图10.95(a)完成的电路功能符合ABEL语言(GAL16V8如图10.95(b)所示)或VHDL语言的用户原文件(可省略测试向量段).

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第5题

设计5位可变模数计数器。设计要求：令输入信号M1和M0控制计数模，即令(M1，M0)=(0，0)时为模19加法计数器，(M1，M0)=(0，1)时为模 4 计数器，(M1，M0) =(1，0) 为模10加法计数器，(M1，M0)=(1，1)时为模6计数器。

设计5位可变模数计数器。设计要求：令输入信号M1和M0控制计数模，即令（M1，M0)=（0，0)时为模19加法计数器，（M1，M0)=（0，1)时为模 4 计数器，（M1，M0) =（1，0) 为模10加法计数器，（M1，M0)=（1，1)时为模6计数器。

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第6题

用74161构成的计数器如图1所示，试画出电路的状态图，指出这是几进制计数器。

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第7题

采用D触发器设计一个同步计数器,其计数状态转移图如图3.25（a)所示,画出逻辑电路图.

采用D触发器设计一个同步计数器,其计数状态转移图如图3.25(a)所示,画出逻辑电路图.

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第8题

图P5.13是用两片中规模集成电路CT74LS290组成的计数电路,试分析此电路是多少进制的计数器？

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第9题

图P6.19是用两个同步十六进制计数器74163接成的计数电路。试分析整个电路是几进制计数电路。

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第10题

分析图P6.16给出的计数器电路，说明P=1和P=0时各为几进制。

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