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[主观题]

在如图P9.5所示的4位权电流型D/A转换器中,已知I=0.2mA当输入d3d2d1d0=1100时,

输出电压uo=1.5V,试求电阻Rf的值.

在如图P9.5所示的4位权电流型D/A转换器中,已知I=0.2mA当输入d3d2d1d0=1100时

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第1题
分析图10.95(a)所示电路.(1)画出CT74161(4位二进制加法计数器)Q3Q2Q1Q0的状态
分析图10.95(a)所示电路.(1)画出CT74161(4位二进制加法计数器)Q3Q2Q1Q0的状态

转换图.假设Q3Q2Q1Q0的初始状态均为0,说明CT74161构成几进制计数器.

(2)说明C174138电路实现的功能.

(3)写出图10.95(a)完成的电路功能符合ABEL语言(GAL16V8如图10.95(b)所示)或VHDL语言的用户原文件(可省略测试向量段).

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第2题
已知TTL集成施密特触发器CT74132和同步4位二进制加法计数器CT74161组成如图6.13所示电路;图6.1
4为CT74132的电压传输特性曲线(CT74161的功能表在此从略,可查阅).

(1)分别指出图6.13中两部分电路组成什么功能的电路(名称).

(2)分析CT74161组成的电路,画出状态转换图.

(3)试画出uA、uB、uC(CO为进位输出端)的对应波形.

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第3题
为了稳定输出电压,减小非线性失真,请通过电阻Rf在图P9.5所示电路中引入合适的负反馈;并估
算在电压放大倍数数值约为10的情况下,Rf的取值.

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第4题
已知一个带权连通图如图8-41所示,在该图的最小生成树中各条边上权值之和为(①),在该图的最小生
已知一个带权连通图如图8-41所示,在该图的最小生成树中各条边上权值之和为(①),在该图的最小生

成树中,从顶点v1到顶点v6的路径为(②)。

A、1,3,6

B、1,4,6

C、1,5,4,6

D、1,4,3,6

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第5题
由两片SN54/74LS161(同步4位二进制计数器)组成的同步计数器如图5.22所示.1)试分析其分频比(即Y

由两片SN54/74LS161(同步4位二进制计数器)组成的同步计数器如图5.22所示.

1)试分析其分频比(即Y与CP之频比),当CP的频率为20kHz时,Y的频率为多少?

2)试用2片SN54/74LS161组成模为91的计数器,要求两片间用级联法,并工作可靠.

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第6题
图6.3(a)所示电路由555定时器构成.在5端输入一调制电压,2端输入窄触发脉冲u1,如图6.3(b)所

图6.3(a)所示电路由555定时器构成.在5端输入一调制电压,2端输入窄触发脉冲u1,如图6.3(b)所示.试定性画出uo的波形,并说明此电路具有什么功能.

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第7题
JK触发器组成如图P4.11所示的电路.分析电路功能,画出状态转换图.

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第8题
用二-十进制优先编码器74LS147和同步十进制计数器74LS160及其他必要的器件组成可控分频器,当
输入控制信号A、B、C、D、E、F、G、H分别为低电时,输出脉冲与时钟脉冲的分频比分别为1/9、1/8、1/7、1/6、1/5、14、1/3、1/2.请画出电路图.74LS147逻辑符号如图5.30(a)所示,74LS160逻辑符号如图5.30(b)所示,74LS160功能如表5.5所示,Q3、Q2、Q1、Q0为输出端,Q3、Q2、Q1、Q0为置数数据输入端:CO为进位输出,在计数至1001时输出一个时钟周期的高电平.

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第9题
试用下降沿触发的JK触发器设计一个状态转换图如图5.10所示的异步计数电路.

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第10题
有速度反馈的继电系统如图2-7-10所示,图中τ<t。若取为相轨迹,作出一条始于的相轨迹

有速度反馈的继电系统如图2-7-10所示,图中τ<t。若取为相轨迹,作出一条始于的相轨迹

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