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第7题
用verilog/vhdl写一个fifo控制器（包括空，满，半满信号)。（飞利浦－大唐笔试）
用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
第9题
分析图10.95(a)所示电路.(1)画出CT74161(4位二进制加法计数器)Q3Q2Q1Q0的状态
分析图10.95（a)所示电路.（1)画出CT74161（4位二进制加法计数器)Q3Q2Q1Q0的状态
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转换图.假设Q3Q2Q1Q0的初始状态均为0,说明CT74161构成几进制计数器.
(2)说明C174138电路实现的功能.
(3)写出图10.95(a)完成的电路功能符合ABEL语言(GAL16V8如图10.95(b)所示)或VHDL语言的用户原文件(可省略测试向量段).
